2.7 预置时间（tant）防止原边和副边共态导通
实现同步整流的一个主要难题，是确保控制IC送出的驱动信号正确无误，以防止在副边的同步整流器与原边开关管之间出现交叉的“共态导通”。其示意图可见图16中波形。当原边MOSFET导通时，图16中电压Vs倾向于负极性。如果副边同步MOSFET关断时带有一些延迟，那么在原边和副边之间就会出现一个短路环节。为了避免这种不希望的情况发生，在原边MOSFET导通之前，同步MOSFET必须是截止的，这表明有必要设置一定量的“预置”时间tant。
图16 在副边出现的短路示意图
图17给出了详细展开的正常工作情况时，CK时钟信号与OUTGATE输出驱动信号之间的定时关系图。芯片内部的定时tant提供了所需要的预置时间，从而避免了共态导通的出现。按表1的供电条件使用脚SETANT，tant有三种不同的选择值。在脚SETANT外接电阻分压器供电，可得到表1中所需的该脚电压值和预置时间。
图17 STSR3给出的定时信号
表1 预置时间条件与数值表
| 工作条件
| 数值
|
| 0<SETANT<(１/３)Vcc
| 175ns
|
| (１/３)Vcc<SETANT<(2/3)Vcc
| 150ns
|
| (2/3)Vcc<SETANT<Vcc
| 225ns |
芯片内的数字控制单元产生这些预置时间，是通过计算在开关周期之中包含的高频脉冲数目来完成的。由于该系统具有数字性能，在计数过程中会丢失一些数位，从而导致输出驱动信号中发生跳动。表1中的预置时间值是一个平均值，考虑了这种跳动因素。图18给出了OUTGATE关断期间的跳动波形。
图18 OUTGATE关断时的跳动波形
2.8 空载与轻载工作状态
当占空比<14％时，STSR3的内部特性能使OUTGATE关闭，并且切断芯片内部大多数电路供电，从而减小器件的功耗。在这种条件下，变换器的低输出电流，是由同步MOSFET的体二极管来完成的。当占空比>18％时，IC再次起动，所以具有4％的滞后量。当原边的PWM控制器在极轻输出负载下发生突发状态时，这种特性仍能维持STSR3系统正确工作。
输出驱动器具有承受大电流的能力，源极峰值达2A，加散热器后可达3A。因此同步MOSFET开关极快，允许并联几只MOSFET以减小导通损耗。在供电期间的高电平是Vcc，所以芯片只驱动具有逻辑电平栅极门限的MOSFET。
2.9 瞬态特征及实测波形
在负载发生大变化时，占空比可在几个开关周期里从低值极快地变为高值，反之亦然。但OUTGATE给出的预置时间，是根据计算开关周期（频率），而非依据占空比。即使在占空比快速变化时，它也能正确地提供预置时间，从而始终为同步MOSFET提供正确的驱动。图19给出了占空比在一个周期里从50％变成80％，随即又返回50％时的测量波形。图20给出了OUTGATE正确提供的预置时间，从图中看到是131ns。
图19 占空比极快变化波形图之一 占空比快变50％80％
图20占空比极快变化波形图之二 OUTGATE提供了正确的预置时间131ns
2.10 同步整流控制器STSR3的典型应用电路图
图21给出了STSR3的典型应用电路板测试图。该电路可替代反激变换器中的整流二极管，用外部时钟检测器进行同步，可用于各种类型的反激变换器，例如AC/DC或者DC/DC。图中的一些电路不是必需的，例如，当原边开关截止时如果没有振铃出现，那么R24，D15，R25和C11就可以删掉。用TO-220塑壳封装的同步MOSFET可装配在电路板上。ST公司提供的适合作同步整流的MOSFET产品型号、规格列在表2中。
图21 同步整流控制器STSR3典型应用试验电路板
表2 ST公司提供的专用于同步整流器超低导通电阻的MOSFET新品规格
| P/N
| VDss/V
| RDS(on)@5V/mΩ
| ID(cont)/A
|
| STP100NF03L－03
| 30
| 4.5
| 100
|
| STP80NF03L－04
| 30
| 5
| 80
|
| STP90NF03L
| 30
| 12
| 90
|
| STP85NF3LL
| 30
| 9
| 85
|
| STP70NF3LL
| 30
| 12
| 70
|
| STP100NF04L
| 40
| 5
| 100
|
| STP80NF55L－06
| 55
| 8
| 80
|
| STP60NF06L
| 60
| 16
| 60
|
| STP80NF75L
| 75
| 13
| 80
|
| STP40NF10L
| 100
| 36
| 40 |
该电路板，能在反激式变换器中，很容易地将二极管整流改变为MOSFET同步整流。表3详细地列出了电路板上选择每个元器件时的注意事项。
2.11 主芯片STSR3印刷电路板的设计布局
任何一种高频开关电源，都需要一个良好的PCB设计布局，以实现整机系统性能的最高指标，并解决干扰的辐射传导问题。电路板上元器件的排放位置、引脚走线和宽度等，都是主要的课题。本文将给出一些基本的规则，使PCB设计者能制作出良好的STSR3电路板布局。
在PCB上画线时，所有电流的走线都应尽量缩短和加粗，使走线电阻和寄生电感为最小值，以增进系统的效率和降低干扰的辐射传导。电流返回的路径安排是另一个有决定意义的课题。信号的地线SGLGND与功率地线PWRGND应分别布线，并且都接芯片的信号地线脚。印刷电路板各元器件布局如图22所示。
图22 STSR3印刷电路板各元器件布局（注：为了便于看清楚，该板的实际面积被放大了）
由于脚INHIBIT接芯片内部－25mV比较器，它对布线较敏感，所以要使板上接INHIBIT的连线尽可能缩短。作为经验，信号电流的走线应远离脉冲电流或快速开关电压的走线，以避免在它们之间出现耦合效应。
图23给出了从元器件焊接的正面（即顶部端）看到的印制板铜箔（按1：1面积尺寸）的绘线布局；图24则给出了印制板背面（即底部端）铜箔绘线，有十几个园形穿孔点。
图23 印制板正面铜箔走向布局
图24 印制板背面铜箔布局
表3 选用同步整流STSR3典型应用电路板各单元器件注意事项
| （1）供电单元
|
| C5，C6 100nF、瓷介，Vcc旁路电容器
|
| U1标准电压调节器，供5V电源（SOT89）若板上已有5V，则去掉U1，闭合跨接线
|
| C27 8L05的输入电容器(330nF)，瓷介
|
| C37 8L05输出电容器(150nF)，瓷介
|
| D10 当电压高于5.6V时保护Vcc
|
| JP1 若电路板上已可得到5V，则闭合该跳线
|
| （2）同步单元
|
| D2 当电压高于Vcc时保护脚CK（如果使用U3，则不需要它）
|
| D14 阻断来自同步整流器漏极的高压
|
| R20 拉住电阻器（3.3kΩ）
|
| R21 加速电阻器（10kΩ）
|
| R22 低通滤波器电阻（10kΩ）
|
| R23 脚CK串联电阻器（1kΩ）
|
| C9 加速电容器（22pF）
|
| C10 低通滤波器电容（10pF）
|
| U3 非反向缓冲器ST74V1T70
|
| （3）禁止电路
|
| R26 当同步整流漏极电压高于Vcc时限制去二极管D16的电流
|
| D16 当电压高于Vcc时保护脚INHIBIT。若流入该脚电流小于10mA，则不必要
|
| D7 在负极性电压时保护脚INHIBIT。
|
| D15 阻止C11放电
|
| R24 消隐电路综合电阻器
|
| R25 消隐定时电阻器
|
| C11 消隐定时电容器
|
| （4）预置电路
|
| R7，R13=10kΩ×2设置预置时间的电压电平
|
| JP6，JP5，JP4 分别设置最大、中间、最小预置时间
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| （5）功率级电路
|
| M1 同步MOSFET（TO220封装）
|
| R4 栅极拉下电阻器
|
| R19 栅极串联电阻器（典型值0Ω）
|
| C8 栅极电容器，避免SRMOS管出现dv/dt导通（在普通应用中不必要）
|
| D13 加速截止SR－MOS（若用R19时）
|
| C1，R1 小型缓冲器可减小同步MOSFET的截止尖峰
|
| D1 肖特基整流管并联在同步MOSFET漏—源极之间，在栅极驱动有延迟时间情况下，它可以在电压下降时提高变换器的效率。 |
2.12 怎样用STSR3控制板便捷替换原二极管
图25给出了用简便方法，在原有反激变换器上，去掉已安装的副边整流二极管，换上同步整流STSR3控制板的示意图。如果原Vout等于或大于5V，就把新板上的Vs电压线接到Vout；若它低于5V，仍把Vs接到MOS漏极。
图25 用简便方法替换原反激变换器副边二极管示意图
3 结语
专用于控制同步整流的新器件已问世，它能提高AC/DC或DC/DC反激式变换器的效率。STSR3对于原边PWM控制器是完全透明的，它工作在副边。该器件能工作在任何拓扑结构，为同步MOSFET开关管提供正确的驱动信号。以上介绍的控制板在任意现存的反激变换器上，均能以简单有效的方法实现同步整流。（续完）
作者简介
刘胜利（1945－），男，高级工程师。曾编写彩色电视机IC、显示器等三本专著，译著二本。编写了《现代高频稳压电源的实用设计》。详细介绍用新IC、功率管和多种磁芯制作各类开关稳压电源，有大量的试验数据和实测波形及绕制多种主功率变压器、驱动变压器、滤波电感和谐振电感等工艺。
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